1
1 芯片简介
XT6850 是一款通用的PCM 型编解码滤波器，可由引脚选择Mu 率或A 率压缩扩展。该器件
为PCM 系统完成声音数字化与重建，也包括必需的频带限制和平滑滤波。该器件适用于同步
和异步应用，且包括一个片上精确基准电压。图1 为其功能框图。
图1 功能框图
该器件有一个输入运算放大器，它的输出便是编码部分的输入。编码部分马上用一个有
源R-C 低通滤波器滤波模拟信号，来消除高频噪声对开关电容滤波的通带的影响。从有源的
R-C 滤波器开始，模拟信号被转换为差分信号。从这时开始，所有的模拟信号处理均为差分完
成。这使得一个模拟信号处理的振幅为单端设计的两倍大，减少了正向和反向信号通路的噪
声影响。另一个优点是，通过电源供应注入的噪声是一个共模信号，可被正向和反向信号的
组合来消除。这可以改进电源抑制比特性。
在差分转换器之后，一个差分的开关电容滤波器通过从200Hz 到3400Hz 的模拟信号，之
后信号由差分压缩A/D 转换器进行数字化。
译码器接收PCM 数据，然后通过差分D/A 转换器扩展信号。D/A 转换器的输出是3400Hz
的低通滤波器，它是一个具有sinx/x 补偿的差分开关电容电路。信号然后通过一个有源R-C
滤波器来消除开关电容滤波器的带外能量。
XT6850 PCM 型编解码滤波器支持一系列的时钟格式，包含短帧同步、长帧同步、IDL 和
GCI 时序环境。
5V PCM Codec-Filter
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2 引脚描述
图2 芯片俯视图
2.1 电源引脚
信号 类型 引脚号 描述
VDD I 6 正向电源电压，推荐接至5V 电源，需要在此引脚与VSS 间
接0.1uF 的去耦合陶瓷电容。
VSS I 15 电源地线，接0。
VAG O 20 2.4V 的输出电压，用作模拟地。
2.2 控制引脚
信号 类型 引脚号 描述
Mu/A I 16 两种量化压缩方式的选择。 高为Mu 律，低位A 律。
PDI
———
I 10 0 进入低功耗模式。所有时钟关断，RO+ RO- PO+ PO- TG VAG
DT 输出都为高阻模式。为逻辑1 时正常工作。当由0 变为1
后，至少经过两个FST 周期后DT PCM 的输出才变为低阻。
在DT PCM 正常输出或RO+、RO-接收模拟信号能有效输出后
才能正常工作。
2.3 模拟接口
信号 类型 引脚号 描述
TD+
TD-
19
18
发送通路模拟差分输入。
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3
TG O 17 发送增益。发送增益设定运放的输出，也作为带通滤波器的
输入。
RO+
ROO
1
2
接收通路模拟差分输出。
PI I 3 功率放大器输入。接VDD 可使PO+、PO-输出为高阻。
PO+
POO
5
4
功率放大器差分输出
2.4 数字接口
信号 类型 引脚号 描述
MCLK I 11 主时钟
FSR I 7 接收帧同步信号
DR I 8 接收数据
BCLKR I 9 接收数据位时钟
BCLKT I 12 发送数据位时钟
DT O 13 发送数据
FST I 14 发送帧同步信号
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4
3 功能描述
3.1 模拟接口和信号路径
器件的发送通路包括一个低噪声、三端运算放大器，它可以驱动2kΩ的负载。该运算放
大器输入为TI+(Pin 19)和TI-(Pin 18)，输出为TG(Pin 17)。将TI+和TI-输入均连接到VDD 电
源上，则发送运算放大器会独立的进入休眠，模拟信号则会直接应用于TG 脚。在发送运算放
大器进入休眠，TG 脚变为高阻状态。TG 脚的内部连接一个三极的防失真的前置滤波器。这
个前置滤波器包括一个两极的Butterworth 有源低通滤波器，而后是一个信号被动极。前置滤
波器之后是一个工作在512kHz 的单端到差分的转换器。所有的后续模拟进程均利用全差分电
路。下一部分是全差分、五级开关电容低通滤波器，低通频率为3.4kHz。之后是一个三级开
关电容高通滤波器，关断频率大概为200Hz。高通滤波阶段会有DC 发送归零，以消除模拟输
入的DC 影响，或之前滤波器阶段的运算放大器的偏移累加。高通滤波器的最后阶段是一个自
动归零的采样和保持放大器。
发送和接收通路共用一个带隙基准电压发生器和数字/模拟转换器(DAC)。自动归零开关
电容带隙基准产生精确的与温度和电源供应电压无关的正负基准电压。一个二元加权的电容
阵列(CDAC)组成了压缩扩展结构的弦，而一个电阻阵列(RDAC)实现了每个弦的线性阶。编码
过程使用DAC、电压基准和逐帧自动归零比较器来执行一个逐次渐进转换算法。所有与数据
转换有关的模拟电路(电压基准、RDAC、CDAC 和比较器)都是基于差分架构的。
接收部分包括以上所描述的DAC，一个采样和保持放大器，一个五级的3.4kHz 开关电
容低通滤波器(有sin X / X 修正)，和一个由开关电容滤波器组成的两极有源平滑滤波器，用来
还原频谱。平滑滤波器的输出通过一个放大器来缓冲，放大器的输出为RO+和RO-脚。输出
可驱动4kΩ的差分负载，或接至VAG 引脚上的2kΩ负载。XT6850 也有一对电源放大器，连
接成一个推挽结构。PI 脚是反向输入到PO-电源放大器。正向输入内部连接到VAG 脚上。这
允许了所用的放大器可以用两个外部电阻来改变放大增益。PO+放大器的增益为-1，内部连接
到PO-的输出。完全的功率放大器是一个差分(推挽式)放大器，可调增益，可以驱动300Ω电
阻到+12dBm。功率放大器可在PI 脚连到VDD 时，独立进入休眠。
3.2 低功耗
两种方法可以使器件进入低电源消耗模式，这种模式下器件不工作，只产生少量功耗。PDI
———
是低功耗输入引脚，它有效时可使器件进入低功耗状态。另一种降低器件功耗的方法是使FST
和FSR 同时为低。当器件为低功耗模式时，VAG、TG、RO+、RO-、PO+、PO-和DT 输出都为高
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5
阻态。要使芯片恢复正常工作状态，PDI
———
引脚必须为高，且FST 必须出现帧同步脉冲。DT 输出
保持高阻状态直到上电后出现两个FST 脉冲。
3.3 主时钟
自从编解码滤波器设计包含单DAC 结构，MCLK 引脚就用作所有模拟信号处理的主时钟，
包含模/数转换、数/模转换和器件中的接收和发送的滤波器功能块。MCLK 的时钟频率可能是
256kHz、512kHz、1.536MHz、1.544MHz、2.56MHz 和4.096MHz。器件可以根据主时钟自动决
定合适的分频率来产生需要的256kHz 的内部时钟。MCLK 输入需要的时钟序列与PCM 数据发送
模式无关。
3.4 长帧同步
“长帧同步”是指一种控制发送PCM 数据字的时序帧(见图3a)。“帧同步”或“使能”
实现两个特殊的时序功能。一是同步PCM 数据字发送，二是控制内部A/D 和D/A 转换。“同步”
是指同步PCM 数据字节到或脱离PCM 数据总线（也叫PCM 高速公路）的功能。“长”来自帧同
步信号能包含的测量的PCM 数据时钟周期。当帧同步信号直接用于驱动PCM 数据输出驱动使
能时，长帧同步时序产生。然后PCM 输出随着发送帧同步上升沿变为低阻，并在发送帧同步
周期内保持为低阻。
对于外部简易时序，长帧同步能实现兼容并优化。优化包括将发送帧同步 (FST) 信号和
发送位时钟(BCLKT)信号通过逻辑与门作用于PCM 数据输出，使之变为低阻。优化还包括PCM
数据输出（DT）保持低阻直到LSB 的中部(7 个半数据时钟周期)或是FST 信号无效，无论何者
后发生。这需要帧同步信号在上升沿与PCM 数据字节发送的初始值对齐，但是帧同步信号在
发送PCM 数据字节的末端没有精确的时序要求。当帧同步信号在连续两个发送数据时钟的下
降沿为高时，器件可以识别出长帧同步信号时序。发送逻辑器件可以判决帧同步信号是否应
该中断下一个作为长或短帧同步信号的帧同步脉冲。判决在接收电路中一样作用。器件的设
计在电源由低功耗模式转为工作后禁止PCM 数据输出在两个帧同步周期内变为低阻来防止PCM
总线溢出。
器件的接收端可以像发送端一样接收相同的帧同步信号和数据时钟并能锁定它自己的发
送PCM 数据字节。因此PCM 数字开关需要能够仅仅生成一种帧同步信号给器件的接收和发送
部分使用。
接收帧同步和接收数据时钟的逻辑与告诉器件在接收数据时钟的下降沿开始锁存8 位串
行字节到接收数据输入端中。内部接收逻辑对接收数据时钟周期计数，并在第九个数据周期
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的上升沿将PCM 数据字节发送到D/A 转换器的定序器中。
器件兼容4 种数字接口模式。为确保器件不为不同的时序模式重新编程，BCLKR 引脚必
须在至少每125us 内不改变其逻辑状态。最小64kHz 的PCM 数据位时钟频率满足要求。
3.5 短帧同步
“短帧同步”是指一种控制发送PCM 数据字的时序帧(见图3b)。“帧同步”或“使能”
实现两个特殊的时序功能。一是同步PCM 数据字发送，二是控制内部A/D 和D/A 转换。“同步”
是指同步PCM 数据字节到或脱离PCM 数据总线（也叫PCM 高速公路）的功能。“短”来自帧同
步信号能包含的测量的PCM 数据时钟周期。当帧同步信号做为一个“预同步”脉冲使用来告
诉内部逻辑来记录PCM 数据字节完全在数据时钟的控制之下，短帧同步时序产生。短帧同步
信号只在一个数据时钟下降沿内保持为高。器件在接下来的一个时钟周期内开始输出PCM 数
据字节。这使得PCM 输出随着发送数据时钟的上升沿变为低阻，并一直保持低阻直到LSB 的
中部(7 个半数据时钟周期)。
当帧同步信号在且仅在一个发送数据时钟下降沿保持为高时，器件可以判决其为短帧同
步时序。发送逻辑器件可以判决帧同步信号是否应该中断下一个作为长或短帧同步信号的帧
同步脉冲。判决在接收电路中一样作用。器件的设计在电源由低功耗模式转为工作后禁止PCM
数据输出在两个帧同步周期内变为低阻来防止PCM 总线溢出。
器件的接收端设计可以像发送端一样接收相同的帧同步信号和数据时钟并能锁定它自己
的发送PCM 数据字节。因此PCM 数字开关需要能够仅仅生成一种帧同步信号给器件的接收和
发送部分使用。
在接收数据时钟的下降沿锁存的接收帧同步输入逻辑“高”信号告诉器件在接下来的8
个接收数据时钟的下降沿开始锁存8 位串行字节到接收数据输入端中。内部接收逻辑对接收
数据时钟周期计数，并在LSB 信号锁存进器件后在数据周期的上升沿将PCM 数据字节发送到
D/A 转换器的定序器中。
期器件兼容4 种数字接口模式。为确保器件不为不同的时序模式重新编程，BCLKR 引脚
必须在至少每125us 内不改变其逻辑状态。最小64kHz 的PCM 数据位时钟频率满足要求。
3.6 芯片内置数字链路(IDL)
芯片内置数字链路(IDL)接口是器件能够兼容的两种标准同步2B+D ISDN 时序接口一种模
式。在IDL 模式中，器件可以在两个64kbps B 通道中的任意一个中通信(参考图3c 的采样时
序)。当BCLKR 引脚在两个或两个以上的FST（IDL SYNC）上升沿中保持为高时就选择IDL 模
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式。控制传送和接收PCM 字节发送的数字引脚会被重新编程来适应这种模式。相关引脚有
FST,FSR,BCLKT,DT 和DR。IDL 接口有以下四个接口组成：IDL SYNC(FST)，IDL CLK(BCLKT)，
IDL TX(DT)，IDL RX(DR)。IDL 接口模式通过通用的控制时钟IDL Sync 和IDL Clock 提供发
送和接收的PCM 数据字节存取。在这种模式下，FSR 引脚控制在B1 或是B2 进行发送和接收的
PCM 数据字节传送。FSR 为低时在B1 通道，FSR 为高时选择B2 通道。B2 通道在B1 通道开始
后的十个IDL CLK 周期后开始。
IDL SYNC(FST，引脚14)输入帧同步信号。这个信号名义上只在一个IDL 时钟信号周期
内为高，边沿与IDL 时钟上升沿一致（更多信息参考图6 IDL 时序特性）。它决定了IDL 帧的
开端。IDL 同步序列的频率是8kHz。IDL SYNC(FST)的上升边沿应与MCLK 的上升沿大约保持
一致。MCLK 必须是数字开关特性表里定义的一种时钟频率，并与IDL CLK(BCLKT)接在一起。
IDL CLK(BCLKT，引脚12)输入PCM 数据时钟。所有的IDL PCM 传送和数据控制序列都在
IDL SYNC 信号之后由它控制。此引脚可以接受从256kHz 到4.096MHz 的数据时钟频率。
IDL TX（DT，引脚13）输出PCM 数据字节。在IDL SYNC 脉冲后B1 通道开始在连续的IDLCLK
信号的上升沿输出数据位。当选择B2 通道后，在IDL SYNC 脉冲之后的第十一个IDL 周期开
始PCM 字节发送。因为PCM 的容量，IDL TX 引脚保持为低阻，直到LSB 通过IDL CLK 的下降
沿。当没有PCM 数据输出或一个有效的IDL Sync 信号遗失时IDL TX 引脚保持为高阻。
IDL RX(DR，引脚8)是接收PCM 数据字节的输入引脚。在IDL SYNC 脉冲后B1 通道开始
在连续的IDLCLK 信号的下降沿输出数据位。当选择B2 通道后，在IDL SYNC 脉冲之后的第十
一个IDL 周期的下降边沿开始锁存PCM 字节。
3.7 通用电路接口（GCI）
通用电路接口（GCI）是器件能够兼容的两种标准同步2B+D ISDN 时序接口的另一种模式。
在GCI 模式中，器件可以在两个64kbps B 通道中的任意一个中通信(参考图3d 的采样时序)。
当BCLKR 引脚在两个或两个以上的FST（IDL SYNC）上升沿中保持为低时就选择GCI 模式。控
制传送和接收PCM 字节发送的数字引脚会被重新编程来适应这种模式。相关引脚有
FST,FSR,BCLKT,DT 和DR。IDL 接口有以下四个接口组成：FSC(FST)，DCL(BCLKT)，Dout(DT)，
Din(DR)。GCI 接口模式通过通用的控制时钟FSC(帧同步时钟)和DCL(数据时钟)提供发送和接
收的PCM 数据字节存取。在这种模式下，FSR 引脚控制在B1 或是B2 进行发送和接收的PCM 数
据字节传送。FSR 为低时在B1 通道，FSR 为高时选择B2 通道。B2 通道在B1 通道开始后的16
个DCL 周期后开始。
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FSC(FST，引脚14)输入GCI 帧同步信号。这个信号名义上沿着DCL 时钟信号上升（更多
信息参考图7 GCI 时序特性）。它决定了GCI 帧的开端。FSC 同步序列的频率是8kHz。FSC(FST)
的上升沿要与MCLK 的上升沿大约保持一致。MCLK 必须是数字开关特性表里定义的一种时钟频
率，并与DCL(BCLKT)接在一起。
DCL(BCLKT，引脚12)输入PCM 数据时钟。DCL 的时钟频率是PCM 数据速率的两倍。GCI
帧以FSC 和DCL 的逻辑与开始。PCM 数据的传送和接收都由它控制。此引脚可以接受PCM 数据
速率从256kHz 到4.096MHz 时GCI 数据时钟频率从512kHz 到6.176MHz。
GCI Dout（DT，引脚13）输出PCM 数据字节。在FSC 脉冲后B1 通道开始轮流在的DCL
信号的上升沿输出数据位。当选择B2 通道后，在FSC 上升沿之后的第17 个DCL 上升沿开始
PCM 字节发送。Dout 引脚在PCM 字节的LSB 的第二DCL 时钟的下降沿变为高阻。当没有PCM
数据输出或一个有效的FSC 信号遗失时Dout 引脚继续保持为高阻。
Din(DR，引脚8)是接收PCM 数据字节的输入引脚。在FSC 脉冲的上升沿后的第二个DCL
时钟的上升沿，B1 通道开始交替的在DCL 时钟信号的上升沿输出数据位。当选择B2 通道后，
在FSC 上升沿之后的第18 个DCL 上升沿开始锁存PCM 字节。
图3a 长帧同步（接收和发送使用独立时钟）
图3b 长帧同步（接收和发送使用独立时钟）
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图3c IDL 接口—BCLKR=1（接收和发送使用相同时钟）
图3d GCI 接口—BCLKR=0（接收和发送使用相同时钟）
3.8 印制电路板版图描述
XT6850 用高速超大规模CMOS 技术生产来实现复杂的模拟信号处理功能，如PCM 编解码
滤波。本器件全差分模拟电路设计技术的使用可使DAC 和ADC 开关电容滤波器的性能更优越。
器件的设计对降低噪声的敏感性也很关注，包含电源对射频噪声的抑制和敏感。同时也仔细
设计了5 级低通滤波器及随后的3 级高通滤波器，它们提供的输出转换为数字信号有大于75dB
的动态范围，都工作在5V 电源电压之下。可使得Mu-律下LSB 字节的最小音频信号为386uV。
典型的空闲通道噪声小于一个LSB。本器件除了编解码滤波的功能，输入增益设置运放还可以
产生大于35dB 的增益送给麦克风接口。
本器件设计易于使用，但由于大的动态范围和器件本身的自带噪声（数字开关、电话、
DSP 前后沿等）我们在模拟发送工作时需要非常小心。
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4 电特性
除另有规定外，电特性应按表1 的规定，并适用于全温度范围。
表1 电特性
特性 符号
条 件
除另有规定外，VDD =5.0×(1±5%)V，
-55℃≤TA≤125℃
A 组
分组
极限值 单
最小 最大 位
输入低电平电压 VIL 引出端7、8、9、10、11、12、14、16
1
2
3
— 0.6 V
输入高电平电压 VIH 2.4 — V
输出低电平电压 VOL IOL=2.5mA，引出端13 — 0.4 V
输出高电平电压 VOH IOH=-2.5mA，引出端13 VDD-
0.5 — V
输入电流 II1 引出端7、8、9、10、11、12、14、16,
VSS≤VI≤VDD — ±10 uA
输出高阻电流 IOZ 引出端13，VSS≤VO≤VDD — ±10 uA
输入电流 II2 TG 放大器,引出端18、19；功率放大器，
引出端3；VAG-0.5V≤VI≤VAG+0.5V — ±1.0 uA
输入电阻 RI TG 放大器,引出端18、19；功率放大器，
引出端3；VAG-0.5V≤VI≤VAG+0.5V 10 — MΩ
输入偏移电压 VIoff TG 放大器，引出端18、19 — ±5 mV
功率放大器，引出端3 — ±20 mV
输入共模电压 VIC TG 放大器，引出端18、19 1.2 3.0 V
输入共模抑制比 S TG 放大器，引出端18、19 — 65 dB
输出负载电容 COL
TG 放大器，引出端17 0 100 pF
输出放大器，引出端1、2 0 500 pF
功率放大器，引出端4、5 0 1000 pF
输出电压 VO TG 放大器，引出端17，RL =10kΩ 0.5 4.5 V
TG 放大器，引出端17，RL =2kΩ 1.0 4.0 V
输出电流 IO
输出放大器，引出端1、2；TG 放大器，
引出端17；0.5V≤VO≤VDD-0.5V ±1.0 — mA
功率放大器，引出端4、5；
VSS+0.7V≤VO≤VDD-0.7V ±10 — mA
输出负载电阻（对VAG） ROL 输出放大器，引出端1、2；
TG 放大器，引出端17 2 — kΩ
输出阻抗 ZO
输出放大器，引出端1、2，0-3.4kHz — 10 Ω
功率放大器，引出端4、5，PO+相对
PO-（PO-反向单位增益） — 10 Ω
DC 输出偏移电压 VOoff
输出放大器，对VAG — ±25 mV
功率放大器，PO+相对PO-（PO-反向单
位增益） — ±50 mV
VAG 输出电压（无负载） VOAG 对VSS，无负载 2.2 2.6 V
VAG 输出电流 IOAG VAG 输出电压±25mV 变化 ±2.0 — mA
PO+相对PO-增益 G RL =300Ω，+3dBm0，1kHz -0.2 +0.2 dB
PO+和PO-信号总失真 THD 差分负载，RL =300Ω 45 — dBC
输入电容a CI 引出端7、8、9、10、11、12、14、16、
18、19 4 — 10 pF
输出电容b CO 引出端13 — 15 pF
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表1 (续)
特性 符号
条 件
除另有规定外，VDD =5.0×(1±5%)V，
-55℃≤TA≤125℃
A 组
分组
极限值 单
最小 最大 位
功能测试 — 测试应符合JS-01-22-104-11 的要求，并
满足本规范图4-图7 的规定。
7
8A
8B
—
帧同步收发时序
9
10
11
—
主时钟MCLK 频率 fcp(MCLK) 图4、5 256 4096 kHz
MCLK 占空比（256kHz） d(MCLK) 图4、5 45 55 %
MCLK 高电平 (≥512kHz) twh(MCLK) 图4、5 50 — ns
MCLK 低电平 (≥512kHz) twl(MCLK) 图4、5 50 — ns
MCLK 上升时间 tr(MCLK) 图4、5 — 50 ns
MCLK 下降时间 tf(MCLK) 图4、5 — 50 ns
MCLK 低到FST 高建立时间 tsu(MCLKl-FSTh) 图4、5 50 — ns
FST 高到MCLK 低建立时间 tsu(FSTh -MCLKl) 图4、5 50 — ns
位时钟数据速率 fcp(BCLK) 图4、5 64 4096 kHz
BCLKT/BCLKR 高电平宽度 twh(BCLK) 图4、5 50 — ns
BCLKT/BCLKR 低电平宽度 twl(BCLK) 图4、5 50 — ns
BCLKT(BCLKR)低到FST
(FSR)高保持时间
th(BCLKl-FSh) 图4、5 20 — ns
FST(FSR)高BCLKT
(BCLKR)低建立时间
tsu(FSh-BCLKl) 图4、5 80 — ns
DR 建立时间 tsu(DR) 图4、5 0 — ns
DR 保持时间 th(DR) 图4、5 50 — ns
长帧同步收发时序 —
第2 个BCLKT(BCLKR)低
到FST(FSR)低保持时间
th(2BCLKl-FSl) 图4 50 — ns
FST 或BCLKT 到DT MSB
位有效的时间
tdv(DT_MSB) 图4 — 60 ns
BCLKT 到DT Chord 和Step
位有效的时间
tdv(DT_Chord) 图4 — 60 ns
第8 个BCLKT 下降沿或FST
下降沿到DT 输出高阻时间
tdz (LDT) 图4 10 60 ns
FST 或FSR 脉冲宽度 tw(FS) 图4 50 — ns
短帧同步收发时序 —
BCLKT(BCLKR)低到FST
(FSR)低保持时间
th(BCLKl-FSl) 图5 50 — ns
FST(FSR)低到MSB 位周期
BCLKT(BCLKR) 低的建立
时间
tsu(FSl-BCLKl) 图5 50 — ns
BCLKT 高到DT 有效的延时 tdv(DT) 图5 10 60 ns
第8 个BCLKT 低到DT 输出
高阻延时
tdz (SDT) 图5 10 60 ns
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表1 (续)
特性 符号
条 件
除另有规定外，VDD = 5.0×(1±
5%)V，-55℃≤TA≤125℃
A 组
分组
规范值 单
最小 最大 位
IDL 接口时序（除另有规定外，CL =150pF）
9
10
11
—
IDL SYNC 保持时间 th(IDL) 图6 20 — ns
IDL SYNC 建立时间 tsu(IDL) 图6 60 — ns
IDL 时钟频率 fcp(IDL) 图6 256 4096 kHz
IDL 高电平宽度 twh(IDL) 图6 50 — ns
IDL 低电平宽度 twl(IDL) 图6 50 — ns
IDL 时钟下降沿前IDL RX
有效时间
tsu(IDLRX) 图6 20 — ns
IDL 时钟下降沿后IDL RX
有效时间
th(IDLRX) 图6 75 — ns
IDL 时钟下降沿到IDL TX
高阻的时间
tdz(IDLTX) 图6 10 50 ns
IDL 时钟上升沿到IDL TX
低阻和有效的时间
tdzv(IDLTX) 图6 10 60 ns
IDL 时钟上升沿到IDL TX
有效的时间
tdv(IDLTX) 图6 — 50 ns
GCI 接口时序（除另有规定外，CL =150pF） —
DCL 时钟频率 fcp(DCL) 图7 512 6176 kHz
DCL 高电平宽度 twh(DCl) 图7 50 — ns
DCL 低电平宽度 twl(DCL) 图7 50 4096 ns
FSC 保持时间 th(FSC) 图7 20 — ns
FSC 建立时间 tsu(FSC) 图7 60 — ns
DCL 上升沿（FSC 上升沿后）
到Dout 低阻和有效的时间
tdzv(DCL-Dout) 图7 — 60 ns
FSC 上升沿（DCL 为高）到
Dout 低阻和有效的时间
tdzv(FSC-Dout) 图7 — 60 ns
DCL 上升沿到Dout 有效的
时间
tdv(Dout) 图7 — 60 ns
LSB 位周期的第2 个DCL
下降沿到Dout 高阻的时间
tdz(Dout) 图7 10 50 ns
Din 建立时间 tsu(Din) 图7 20 — ns
Din 保持时间 th(Din) 图7 — 60 ns
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13
图4 长帧同步时序图
图5 短帧同步时序图
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14
图6 IDL 接口时序图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34
MSB CH1 CH2 CH3 ST1 ST2 ST3 LSB MSB CH1 CH2 CH3 ST1 ST2 ST3 LSB
MSB CH1 CH2 CH3 ST1 ST2 ST3 LSB MSB CH1 CH2 CH3 ST1 ST2 ST3 LSB
MSB CH1
MSB CH1
fcp(DCL)
fwh(DCL) fwl(DCL)
th(FSC)
tsu(FSC)
th(FSC)
1 2 3 4 5
tdzv(DCL-Dout)
tsu(Din) th(Din)
FSC
(FST)
DCL
(BCLKT)
Dout(DT)
Din(DR)
FSC
(FST)
DCL
(BCLKT)
Dout(DT)
Din(DR)
tdzv(FSC-Dout)
tdv(Dout) tdz(Dout)
tdzv(DCL-Dout)
tdv(Dout) tdz(Dout)
th(Din)
tsu(Din)
th(Din)
tsu(Din)
tdzv(FSC-Dout)
图7 GCI 接口时序图
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5 封装形式
器件采用20 引线SOP 封装, 外形尺寸按GB/T 7092 的规定。外形尺寸应按图8 的规定。
注：1）为引出端识别标志区 单位为毫米
尺寸符号
数 值
最 小 公 称 最 大
A — — 3.26
A1 0.15 — 0.25
A2 2.32 — 2.78
b 0.30 — 0.50
c 0.15 — 0.25
e — 1.27 —
D 12.54 — 12.86
E 7.36 — 7.64
HE 10.10 — 10.70
Lp 0.90
Z — — 1.50
图8 外形尺寸图
1）
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